VERIFIKASI DAN VALIDASI MODEL SIMULASI

Validasi adalah proses penentuan apakah model, sebagai konseptualisasi atau abstraksi,
merupakan representasi berarti dan akurat dari sistem nyata? (Hoover dan Perry, 1989); validasi
adalah penentuan apakah mode konseptual simulasi (sebagai tandingan program komputer)
adalah representasi akurat dari sistem nyata yang sedang dimodelkan (Law dan Kelton, 1991).
Aturan Verifikasi Dan Validasi Dalam Simulasi
Ketika membangun model simulasi sistem nyata, kita harus melewati beberapa tahapan atau
level pemodelan. Seperti yang dapat dilihat pada Gambar 1, pertama kita harus membangun
model konseptual yang memuat elemen sistem nyata. Dari model konseptual ini kita
membangun model logika yang memuat relasi logis antara elemen sistem juga variabel
eksogenus yang mempengaruhi sistem. Model kedua ini sering disebut sebagai model
diagram alur. Menggunakan model diagram alur ini, lalu dikembangkan program komputer,
yang disebut juga sebagai model simulasi, yang akan mengeksekusi model diagram alur.
Pengembangan model simulasi merupakan proses iteratif dengan beberapa perubahan kecil
pada setiap tahap. Dasar iterasi antara model yang berbeda adalah kesuksesan atau kegagalan
ketika verifikasi dan validasi setiap model. Ketika validasi model dilakukan, kita
mengembangkan representasi kredibel sistem nyata, ketika verifikasi dilakukan kita
memeriksa apakah logika model diimplementasikan dengan benar atau tidak. Karena
verifikasi dan validasi berbeda, teknik yang digunakan untuk yang satu tidak selalu
bermanfaat untuk yang lain.

http://www.4shared.com/document/q_rIIdWV/VERIFIKASI_DAN_VALIDASI_MODEL_.html